Tưởng chỉ là chuyện viễn tưởng, nhưng hóa ra với bằng sáng chế mới nhất, Huawei đã chứng minh họ hoàn toàn có thể làm chip 2nm mà chẳng cần công nghệ EUV của phương Tây. Xịn xò không ngờ luôn!
Trước giờ bị cấm vận không được dùng máy quang khắc EUV, ai cũng nghĩ các công ty Trung Quốc sẽ mãi mắc kẹt ở mức 7nm trở lên. Thế nhưng Huawei vừa thả bom với bằng sáng chế mã số CN119301758A, chứng minh khả năng chế tạo chip 2nm chỉ bằng... máy DUV đời cũ thôi. Brain đúng là khác!
Nghe có vẻ bất khả thi, vì thường thì máy DUV sẽ gặp phải lỗi EPE (Edge Placement Error - tức lỗi đặt cạnh) khi muốn thu nhỏ khoảng cách giữa các dây dẫn kim loại xuống dưới 21nm. Đơn giản là máy không thể căn chỉnh chính xác các lớp chồng lên nhau do giới hạn vật lý của bước sóng ánh sáng.
Không cải tiến máy cũ, mà cải tiến luôn cách làm!
Thay vì cố sửa máy DUV cho chính xác hơn (gần như mission impossible), Huawei chơi lớn với hướng đi hoàn toàn mới. Họ áp dụng kỹ thuật tích hợp kim loại chia tách - nghe fancy nhưng ý tưởng thật ra khá đơn giản.
Thay vì tạo tất cả dây dẫn kim loại trong cùng một lần như các hãng khác, Huawei chia thành hai giai đoạn riêng biệt hoàn toàn. Để hiểu rõ hơn, mình phải nhìn lại quy trình SAQP chuẩn trước đây - nơi các kỹ sư tạo khung xương và lớp đệm để nhân bản mật độ đường mạch, rồi khắc rãnh và phủ kim loại trong một mạch.
Điểm yếu chết người của phương pháp cũ này với chip 2nm nằm ở bước "cắt" đường mạch (Block Mask). Do mật độ quá dày đặc, bất kỳ sự rung lắc hay sai lệch nào của máy DUV đều dẫn đến chạm nhầm sang dây dẫn bên cạnh, gây lỗi EPE không thể fix. Game over ngay!
Để xử lý, Huawei thiết kế lại quy trình bằng cách không xử lý tất cả dây dẫn cùng lúc mà chia chúng thành hai nhóm xen kẽ nhau: Kim loại A và Kim loại B, thông qua cơ chế "khuôn đúc thế thân" siêu phức tạp.
Ban đầu, họ vẫn dùng quy trình SAQP thông thường - tạo các lớp đệm chồng lên nhau, rồi rút bớt một số lớp để tạo khe hở. Nhưng đến bước (j), sau khi tạo các vách ngăn sọc trắng, thay vì để trống và chiếu tia khắc xuống dưới như thường lệ, Huawei sẽ đổ Kim loại A vào các khoảng trống giữa vách ngăn đó.
Tiếp theo, các vách ngăn sọc trắng này lại được loại bỏ để tạo khe hở mới, rồi đổ Kim loại B (có thể là một loại oxide) vào. Do lớp vách sọc trắng trước đó ôm sát khối màu xanh, nên khi thay thế bằng kim loại A và B, vị trí của chúng sẽ nằm xen kẽ và trùng khớp hoàn hảo mà không cần máy quang khắc căn chỉnh. Thông minh vcl!
Trước đó, ở bước (h) hoặc (i) trong quy trình SAQP, Huawei còn bổ sung thêm một lớp đệm thứ 5 vào khoảng trống giữa vách ngăn. Lớp này đóng vai trò chất cách điện nằm giữa Kim loại A và B.
Kết quả là hai nhóm dây dẫn kim loại xen kẽ nhau với mật độ cực cao nhưng được hình thành ở hai thời điểm khác nhau và được bảo vệ bởi hai loại vật liệu hóa học khác nhau. Sự khác biệt vật liệu này tạo nên cơ chế tự căn chỉnh cực kỳ thông minh.
Ví dụ: khi cần khoan lỗ thông vào dây kim loại thứ hai (tạo Via), kỹ sư dùng hóa chất chỉ ăn mòn oxide mà không động đến nitride.
Nếu máy DUV bị lệch và mũi khoan plasma nghiêng sang dây kim loại thứ nhất bên cạnh, nó sẽ gặp lớp nitride và bị chặn ngay lập tức. Hóa chất không thể phản ứng với nitride nên mũi khoan tự động "trượt" về đúng vị trí. Đây chính là cơ chế tự căn chỉnh hoàn toàn (Fully Self-Aligned Via – FSAV) mà Huawei tự hào.
Như vậy Huawei đã chuyển bài toán từ lĩnh vực quang học sang hóa học. Thay vì phụ thuộc độ nét của tia sáng, độ chính xác chip giờ phụ thuộc vào khả năng chọn lọc của phản ứng hóa học. Các kỹ thuật lắng đọng hóa học như CVD hay ALD có thể kiểm soát độ dày lớp màng mỏng với độ chính xác đến từng nguyên tử - điều ánh sáng quang khắc không làm được.
Chính nhờ đó mà Huawei có thể tạo ra các sợi dây dẫn kim loại siêu nhỏ với khoảng cách dưới 21nm (tương đương chip 2nm của TSMC) mà vẫn chỉ cần máy DUV cũ kỹ. Stonks!
Nhưng mà... có gì đó không ổn
Tất nhiên, giải pháp này không phải là hoàn hảo. Trong khi kỹ thuật cũ chỉ cần 4-6 bước quang khắc, quy trình mới của Huawei phức tạp gấp bội khi phải thực hiện hơn 10 bước xử lý cùng 5 lớp đệm khác nhau, khiến thời gian sản xuất mỗi con chip tăng vọt.
Các chuyên gia đã chỉ ra 3 rủi ro lớn nhất:
Thứ nhất: Sự tích lũy sai số qua nhiều bước tạo lớp đệm. Mỗi lần phủ lớp đệm mới sẽ có sai số nhỏ về độ dày hoặc độ đồng đều, khi chồng chất qua 5 lớp khác nhau có thể tạo độ lệch đáng kể khiến chip hoạt động sai.
Thứ hai: Duy trì độ chọn lọc ăn mòn giữa các loại vật liệu. Mặc dù lý thuyết thì hóa chất chỉ ăn mòn oxide mà không chạm nitride, nhưng thực tế luôn có phản ứng chéo xảy ra. Qua nhiều bước xử lý, những phản ứng không mong muốn này có thể làm yếu lớp bảo vệ hoặc tạo khuyết tật vi mô.
Thứ ba: Quá trình đánh bóng cơ học hóa học qua hai lớp kim loại khác nhau trong cùng một mức. Nếu một vùng bị đánh bóng nhiều hơn dù chỉ vài nm, nó có thể ảnh hưởng đến các lớp sau và gây lỗi tích lũy.
Tổng hợp ba rủi ro này dẫn đến hậu quả nghiêm trọng nhất: tỷ lệ chip hoạt động tốt có thể thấp đáng báo động. Theo ước tính, các phương pháp tương tự trong quá khứ thường chỉ đạt yield dưới 50%, so với 70% trở lên của quy trình EUV. Điều này có nghĩa chi phí thực tế cho mỗi con chip tốt sẽ tăng vọt, bù trừ phần lớn lợi ích khi không cần mua máy EUV đắt tiền.
Nguồn: genk.vn